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【半导体】韬定律点评-电子行业：时间缩微取代几何缩微，指导产业发展的新原则

原文出处：东兴证券　贡献者：研报专业户

事件：

5月25日在上海举行的2026国际电路与系统研讨会（ISCAS）上，华为公司董事、半导体业务部总裁何庭波发表题为《半导体新路径探索与实践》的主旨演讲，正式发布“韬（τ）定律”。这是中国在全球半导体领域首次提出指导产业发展的新原则。

点评：

以‘时间缩微’替代‘几何缩微’，持续压缩信号传播时延，不断提升晶体管密度。传统摩尔定律的优化变量是几何尺寸L（晶体管栅极长度）。缩小L，晶体管开关速度提升，单位面积密度提高，功耗下降。韬定律提出以‘时间缩微’替代‘几何缩微’，以系统性降低时间常数（韬τ）为目标，通过LogicFolding（逻辑折叠技术），统一总线（Unified Bus），Hi-ONE近封装光学I/O技术降低时间常数τ，持续压缩信号传播时延，不断提升晶体管密度。基于韬(τ)定律，华为已设计并量产了381款芯片，到2031年，基于韬定律的高端芯片，晶体管密度将达到1.4纳米制程的同等水平。

逻辑折叠(LogicFolding)等技术，构建了贯穿器件、电路、芯片到系统层面的多层级体系。“逻辑折叠”的核心操作是将传统平面布局的逻辑电路层从单层折叠为双层乃至多层，缩短关键路径的物理走线长度，降低信号传播的RC负载，实现晶体管等效密度提升。1）在器件层面，通过优化晶体管和互连电阻及寄生电容，从物理底层最大限度缩微器件级时间常数τ。2）在电路层面，通过逻辑折叠技术突破传统平面布局的物理边界，显著缩短关键路径的走线长度并有效降低信号传播的电阻和电容负载，实现晶体管密度和电路性能大幅提升。3）在芯片层面，通过“软件、架构、芯片”的全栈软硬芯协同设计，基于实际工作负载实现指令流和数据流的细粒度控制，提高系统级并行度和效率，大幅降低端到端执行时间。4）在系统层面，定义灵衢总线，重构计算系统互联协议，实现超节点的统一内存编址和原生内存语义，大幅降低系统通信时延。逻辑折叠将折叠思路从封装层下沉到电路布局层，并将其与器件优化、全栈软硬协同、系统互联总线形成四层级协同。预计到2035年，AI硬件系统的集成度（在特定体积内发挥出的算力和存储密度）将实现100倍以上的增长。

投资建议：韬定律的四层级协同体系，对产业链的需求结构有直接影响。1）设备厂商：3D堆叠、混合键合新增核心工艺设备需求，国产替代加速。2）材料厂商：工艺更复杂，多层堆叠有望带来对耗材的消耗量提升。3）EDA：全栈软硬协同设计意味着EDA工具链需要支持跨层级的协同优化，EDA是实现芯片3D折叠的基础设施，设计复杂度和价值量均大幅提升。4）晶圆代工厂：晶圆厂不再只比拼“制程数字”，适配逻辑折叠、3D堆叠等架构，有望带来代工厂价值重估、产能释放。5）先进封装与测试：逻辑折叠和3D堆叠成为韬定律的核心落地技术，推动2.5D/3D堆叠、Chiplet异构集成、高密度互连（如混合键合、TSV硅通孔）等先进封装技术成为行业标配市场对高端测封的需求上升，环节价值前置。受益标的：北方华创、中微公司、拓荆科技、中芯国际、华虹公司、长电科技、通富微电、盛合晶微、华大九天、概伦电子、广立微、雅克科技等。

风险提示：市场竞争加剧；政策进一步变化的风险；国产技术研发不及预期。

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半导体

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